[1]. A Nesterov's Accelerated quasi-Newton method for Global Routing using Deep Reinforcement Learning
IEICE NOLTA Journal / - （2021年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] Indrapriyadarsini Sendilkkumaar, Hideki Asai
[2]. Momentum Acceleration of quasi-Newton based Optimization Technique for Neural Network Training
IEICE NOLTA Journal / - （2021年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] S. Mahboubi, S. Indrapriyadarsini, H. Ninomiya, H. Asai
[3]. An Adaptive Stochastic Nesterov Accelerated Quasi Newton Method for Training RRNs
IEICE NOLTA Journal / - （2020年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] Indrapriyadarsini Sendilkkumaar, Hideki Asai
[4]. A Robust quasi-Newton Training with Adaptive Momentum for Microwave Circuit Models in Neural Networks
Journal of Signal Processing / - （2020年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] S. Mahboubi, S. Indrapriyadarsini, H. Ninomiya, H. Asai
[5]. Stabilized Mixed finite-Element Time-Domain Method for Fast Transient Analysis of Multixcale Electromagnetic Problems
Trans.on MTT vol.MTT/ pp.XX-YY （2018年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 共著者
[著者] Tadatoshi Sekine, Yohei Oikawa, Hideki Asai
[6]. SPICE誕生から40年、アナログ回路シミュレータに用いられる解析アルゴリズムとその最新動向
電子情報通信学会誌 vol.101/no.1 73- 78 （2018年） [査読] 無 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹
[7]. 高速シミュレーション技術とメカトロシステムの設計最適化
エレクトロニクス実装学会誌 vol.19/no.5 p.361- p.364 （2016年） [査読] 無 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹
[8]. Multi-Rate Locally Implicit Block Leapfrog Scheme for Fast Transient Analysis of Multi-Layered Power/Ground Planes
IEEE Microwave and Wireless Components Letters vol.26/no.6 377- 379 （2016年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]Shingo Okada, Tadatoshi Sekine, Hideki Asai [備考] 全般、総括
[9]. Efficient Electromagnetic Simulation Including Thin Structures by Using Multi-GPU HIE-FDTD Method
ACES Express Journal vol.1/no.6 177- 180 （2016年） [査読] 無 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]Yuta Inoue, Hideki Asai [備考] 全体
[10]. [招待]大規模・高速・高精度シミュレーション技術の現状と課題
電子情報通信学会論文誌C vol.99-C/no.5 182- 192 （2016年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]浅井秀樹、岡田慎吾、井上雄太 [備考] 全般、総括
[11]. システムJisso-CAD/CAEの課題と展望
エレクトロニクス実装学会誌 vol.19/ no.1 7- 11 （2016年） [査読] 無 [国際共著論文] 該当しない
[責任著者・共著者の別] 共著者
[著者] 白石洋一、浅井 秀樹ほか [備考] 日本のエレクトロニクス産業の今後
[12]. Introduction to the special issue on ‘‘High performance analog circuits and design methodologies’’
Analog Integr Circ Sig Process (2015) (vol)/(num)4 235- 236 （2015年） [査読] 無 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] Hideki Asai, Luong Mo Dang
[13]. A Hybrid Implicit-Explicit and Conformal (HIE/C) FDTD Method for Efficient Electromagnetic Simulation of Nonorthogonally-Aligned Thin Structures
IEEE Transations on Electromagnetic Compatibility (vol)52/(num)3 505-512 （2015年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]Hideaki Muraoka, Tadatoshi Sekine, Yuta Inoue, Hideki Asai [備考] IF 1.351
[14]. 局所陰的ブロック型leapfrog 法による多層電源分配網の高速過渡解析
電子情報通信学会誌論文誌（C） (vol)J98-C/(num)5 96- 104 （2015年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]岡田慎吾、關根惟敏、浅井秀樹
[15]. プリント配線板における給電配線のCMRR測定による平衡度不整合の評価方法”，Vol.J98-B No.1, pp.103-106，Jan.2015.
電子情報通信学会論文誌B Vol.J98-B/no.1 103- 106 （2015年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]島嵜 睦,浅井 秀樹 [備考] 研究全般
IF不明
[16]. 高速三次元電磁界・回路シミュレーション技術の現状と将来展望 ―アルゴリズムと並列計算の観点から―
電子情報通信学会Fundamentals Review (vol)7/(num)3 197-209 （2014年） [査読] 無 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]浅井 秀樹、井上 雄太、關根 惟敏 [備考] 全般、統括（依頼執筆、査読無し、校閲のみ）
[17]. HIE-Block Latency Insertion Method for Fast Transient Simulation of Nonuniform Multiconductor Transmission Lines
Proc.ASP-DAC2014 (vol)/(num) (xxx) - (zzz) （2014年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]高崎貴大,關根惟敏 [備考] CAD分野で著名な会議、採択率35%、 IEICE VLD Excellent Student Author Award for ASP-DAC 2014を受賞
国際会議 査読付きプロシーディングス
[18]. Fast Transient Analysis of Power/Ground Planes Based on Multi-Rate Locally Implicit Latency Insertion Method
Proc.EDAPS2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]北條貴亮,岡田慎吾,關根惟敏 [備考] 国際会議 査読付きプロシーディングス
[19]. Fast Transient Analysis of 3-D Stacked On-Chip
Proc.EDAPS2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]永田大成,關根惟敏 [備考] 国際会議 査読付きプロシーディングス
[20]. Efficient PDN Simulation by Locally Implicit
Proc.EDAPS2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]高崎貴大,關根惟敏 [備考] 国際会議 査読付きプロシーディングス
[21]. Hybrid Simulation of ESD Events by SPICE-Like and Finite-Difference Time-Domain Methods
Proc.EDAPS2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]高田剛,關根惟敏 [備考] 国際会議 査読付きプロシーディングス
[22]. Nonlinear Locally Implicit LIM for the Simulation of PDN Modeled by Triangular Meshes
Proc.EDAPS2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹,岡田 慎吾 [共著者]關根惟敏 [備考] 国際会議 査読付きプロシーディングス
[23]. Efficient Modeling and Analysis of Multilayered Power Distribution Network by Using Conformal Mesh and Block-Type Leapfrog Scheme
Proc.EDAPS2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹,關根惟敏 [備考] 国際会議 査読付きプロシーディングス
[24]. Multi-GPU HIE-FDTD Method for the Solution of Large Scale Electromagnetic Problems
Proc.EDAPS2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹,井上 雄太 [備考] 国際会議 査読付きプロシーディングス
[25]. A Study of Estimation of Balance Degree Using CMRR Mesurement for Power Distribution Interconnection on Printed Circuit Board
Proc.EDAPS2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹,島嵜睦 [備考] 国際会議 査読付きプロシーディングス
[26]. Accelerated Techniques for Transient Analysis of Equivalent Circuit Models of Power/Ground Planes Based on Delaunay Triangulation
Proc.EDAPS2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹,渡邉 貴之 [備考] 国際会議 査読付きプロシーディングス
[27]. SI/PIシミュレーションに基づくコモンモードノイズの低減と設計最適化
月刊EMC 2013年11月号/No.307 47- 60 （2013年） [査読] 無 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹
[28]. Optimum Implementation of a Locally Implicit Leapfrog Scheme for Fast Simulation of Inhomogeneously-Meshed Plane Structures
Proc.EPEPS2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹,關根惟敏 [備考] 電子実装CAD分野で著名な会議、国際会議 査読付きプロシーディングス
[29]. Fast Transient Analysis of Nonuniform Multiconductor Transmission Lines Using HIE-Block-LIM
IEEE Microwave and Wireless Components Letters 23/10 512- 514 （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]高崎貴大,關根惟敏
[30]. Efficient Electromagnetic Simulation of Multi-Layered PCB with CMOS Inverter by Using HIE/C-FDTD Method
Proc.APRASC2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹,井上雄太 [共著者]村岡秀亮 [備考] 国際会議 査読付きプロシーディングス
[31]. Locally Implicit Block-LIM for the Simulation of Multilayered PDN Modeled by Triangular Meshes
Proc.APRASC2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]岡田慎吾,關根惟敏 [備考] 国際会議 査読付きプロシーディングス
[32]. Locally Implicit Block Leapfrog Scheme for PDN Simulation
Proc.ICEAA2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹 [備考] 国際会議 査読付きプロシーディングス
[33]. A Framework for the Simulation of Electrostatic Discharge Immunity Using the Unified Circuit Modeling Technique
Proc.EMC Symp.2013 (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹,關根 [備考] 電磁環境工学分野で世界最大の会議、国際会議 査読付きプロシーディングス
[34]. 伝送系、システム系、CADから見た回路レベルEMC設計
月刊EMC 2013年8月号/No.304 120-128 （2013年） [査読] 無 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井 秀樹 [共著者]豊田啓孝,佐々木伸一,住永伸 [備考] 20回（40ヶ月）連載記事の監修役、第1回目
[35]. プリント配線板の給電配線におけるCMRRを用いたコモンモード抑制設計の評価方法
エレクトロニクス実装学会誌 (vol)16/(num)4 275- 282 （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹,島嵜 睦 [備考] IF不明
[36]. 電子回路のシミュレーション -大規模を高速、且つ、高精度に-
電気評論 第98巻/夏季増刊号（第589号） 18- 22 （2013年） [査読] 無 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹
[37]. 節点ブロック緩和法を用いた不均一な多導体伝送線路の高速過渡解析
電子情報通信学会論文誌C J96-C/6 114-121 （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]浅井秀樹 [共著者]高崎貴大,關根惟敏
[38]. Efficient Circuit/Electromagnetic Hybrid Simulation for the Electrostatic Discharge Events
Proc.APEMC (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 共著者
[著者] [責任著者]浅井秀樹 [共著者]高田剛,關根惟敏 [備考] 国際会議 査読付きプロシーディングス
[39]. Unconditionally Stable Explicit Method for the Fast 3-D Simulation of On-Chip Power Distribution Network
Proc. 63th ECTC (vol)/(num) (xxx) - (zzz) （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹,關根惟敏 [備考] 電子実装分野で世界最大の会議、採択率は50%程度、国際会議 査読付きプロシーディングス
[40]. Parallel-Distributed Block-LIM for Transient Simulation of Tightly Coupled Transmission Lines
IEEE TRANSACTIONS ON COMPONENTS, PACKAGING AND MANUFACTURING TECHNOLOGY 3/4 670-677 （2013年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]H.Asai,Y.Inoue [共著者]T.Sekine [備考] IF 1.261
[41]. GPU-Based Massively Parallel 3-D HIE-FDTD Method for High-Speed Electromagnetic Field Simulation
IEEE TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY 54/4 912-924 （2012年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]H.Asai,M. Unno [共著者]S. Aono,H. Asai
[42]. Locally Implicit LIM for the Simulationof PDN Modeled by Triangular Meshes(IF=3.12)
IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS 22/6 291-293 （2012年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] [責任著者]H.Asai,H.Kurobe [共著者]T.Sekine
[43]. Alternating Direction Explicit-Latency InsertionMethod (ADE-LIM) for the Fast TransientSimulation of Transmission Lines
IEEE TRANSACTIONS ON COMPONENTS AND PACKAGING TECHNOLOGIES 2/5 783-792 （2012年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 共著者
[著者] [責任著者]H.Asai [共著者]H.Kurobe,S.Aono
[44]. 第25回エレクトロニクス実装学会春季講演大会セッションサマリー
エレクトロニクス実装学会誌 14/3 228 （2012年）
[責任著者・共著者の別]
[45]. ADIブロックLIMによる多層電源分配網解析
電子情報通信学会論文誌A J94-A/12 1043-1046 （2011年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]石丸友紀 [共著者]關根惟敏,浅井秀樹
[46]. 高速電子回路設計のためのSI/PI/EMIシミュレーション技術 ―過去、現在、そして未来―(解説)
電子情報通信学会Fundamentals Review 5/2 146-154 （2011年） [査読] 無 [国際共著論文] 該当しない
[責任著者・共著者の別] 責任著者
[著者] 浅井 秀樹
[47]. HIE-FDTD Method for Hybrid System withLumped Elements and Conductive Media(IF=3.19)
IEEE MICROWAVE AND WIRELESS COMPONENTS LETTERS vol.21/no.9 453-455 （2011年） [査読] 有 [国際共著論文] 該当しない
[責任著者・共著者の別] 共著者
[著者] [責任著者]M.Unno [共著者]H.Asai
[48]. Block-Latency Insertion Method (Block-LIM) for Fast Transient Simulation of Tightly Coupled Transmission Lines
IEEE TRANSACTIONS ON ELECTROMAGNETIC COMPATIBILITY 53/1 193-201 （2011年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Sekine [共著者]H.Asai
[49]. GPU-LIMを用いた電源分配回路網の高速過渡解析
電子情報通信学会C Vol.J93-C/No.11 406-413 （2010年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]井上雄太 [共著者]關根惟敏,浅井秀樹
[50]. An Approach for Practical Use of Common-Mode Noise Reduction Technique for In-Vehicle Electronic Equipment
IEICE TRANSACTIONS ON COMMUNICATIONS E93-B/7 1788-1796 （2010年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Takanori UNO [共著者]Kouji ICHIKAWA,Yuichi MABUCHI,Atsushi NAKAMURA,Yuji OKAZAKI,Hideki ASAI
[51]. 浜松だより ～「やらまいか」精神で技術発信～
電子情報通信学会Fundamental Review （2010年）
[責任著者・共著者の別] 責任著者
[52]. 2010年 特集/エレクトロニクス実装技術の現状と展望(韓国語)(解説)
表面実装技術 （2010年）
[責任著者・共著者の別]
[53]. An Optimization System with Prallel Processing for Reducing Common-Mode Current on Electronic Control Unit
IEICE TRANSACTIONS ON ELECTRONICS E93-C/6 827-834 （2010年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Y.Okazaki [共著者]T.Uno,H.Asai
[54]. Fast Circuit Simulation Based on Parallel-Distributed LIM using Cloud Computing System
JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE VOL.10/NO.1 49-54 （2010年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Yuta Inoue [共著者]Tadatoshi Sekine,Takahiro Hasegawa,,Hideki Asai
[55]. 特集/エレクトロニクス実装技術の現状と展望システムJisso-CAD/CAEの課題と展望(総説)
（2010年）
[責任著者・共著者の別] 共著者
[56]. CMOS Circuit Simulation Using Latency Insertion Method
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT Vol.E92-A/No.10 pp.2546-2553 （2009年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Sekine [共著者]H.Asai
[57]. Availability of Optimization Algorithm for the Problem of Reducing Common-Mode Current on Electronic Control Units
信号処理学会誌 Vol.13/No.4 pp.295-298 （2009年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Y.Okazaki [共著者]T.Uno,K.SHinomiya,H.Asai
[58]. 第23回エレクトロニクス実装学会講演大会セッションサマリー
エレクトロニクス実装学会誌 Vol.12/No.3 pp.253- （2009年）
[責任著者・共著者の別] 共著者
[59]. 回路・実装設計技術の現状と展望(総説)
エレクトロニクス実装学会誌 Vol.12/No.1 7-10 （2009年）
[責任著者・共著者の別] 共著者
[著者] [責任著者]浅井秀樹 [共著者]谷貞宏,吹野正弘
[60]. Fast Simulation Technique of Plane Circuits via Two-Layer CNN-Based Modeling
IEICE Trans. Fundamentals Vol.E91-A/No.12 pp.3757-3762 （2008年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Y.Tanji [共著者]H.Asai,M.Oda,Y.Nishio,A.Ushida
[61]. Matrix Order Reduction by Nodal Analysis Formulation and Relaxation-Based Fast Simulation for Power/Ground Plane
IEICE Trans. Fundamentals Vol.91-A/No.9 2450-2455 （2008年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Sekine [共著者]Y.Tanji,H.Asai
[62]. 特集に寄せて"設計CAEによる実装イノベーション"(総説)
エレクトロニクス実装学会誌 （2008年）
[責任著者・共著者の別]
[63]. Acceleration of ADI-FDTD Method by Gauss-Seidel Relaxation Approach
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT VOL.E91/NO.2 pp.550-553 （2008年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Yuya Nakazono [共著者]Hideki Asai
[64]. 回路・実装設計技術の現状と展望(総説)
エレクトロニクス実装学会誌 （2008年）
[責任著者・共著者の別]
[65]. Present Status and Future Trend of Power/Signal Integrity Problems in Chip/Package/Board Codesign
Journal of Signal Processing Vol.11/No.6 pp.433-438 （2007年）
[責任著者・共著者の別] 責任著者
[著者] Hideki Asai
[66]. Applications of Frequency-Dependent Transmisson-Line Model to INDUCTWISE and Fast Transient Analysis
Journal of Signal Processing Vol.11/No.4 pp.285-288 （2007年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Tadashi Ishikawa [共著者]Takayuki Watanabe,Hideki Asai
[67]. Fast Network Simulation Using Domain Decomposition with Model-Order Reduction
Journal of Signal Processing Vol.11/No.4 pp.289-292 （2007年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Toshio Unnno [共著者]Hideki Asai
[68]. 高速ディジタル時代のパワー・シグナル・インテグリティ検証技術(解説)
KEC情報 /No.202 （2007年）
[責任著者・共著者の別] 責任著者
[著者] 浅井秀樹
[69]. Fast Transient Simulation of Power Distribution networks Containing Dispersion Based on Parallel-Distributed Leapfrog Algorithm
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT Vol.E90-A/No.2 pp.388-397 （2007年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Watanabe [共著者]Y.Tanji,H.Kubota,H.Asai
[70]. Two-Stage Tabu Search for Nonslicing Floorplan Problem Represented by O-Tree
信号処理学会誌 Vol.11/No.1 pp.17-24 （2007年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]H.Ninomiya [共著者]K.Numayama,H.Asai
[71]. 回路・実装設計技術の現状と展望(総説)
エレクトロニクス実装学会誌 （2007年）
[責任著者・共著者の別] 共著者
[著者] [責任著者]浅井秀樹 [共著者]島嵜睦,菊地秀雄,齋藤純一,佐々木伸一,大坪祐司,春木伸夫
[72]. 緩和法を用いた大規模インタコネクト回路網の過渡解析
電子情報通信学会論文誌 Vol.J89-C/no.11 809-816 （2006年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]丹治裕一 [共著者]渡邉貴之,久保田英正,浅井秀樹
[73]. 並列分散処理型3次元電磁界シミュレータBLESSによる大規模PWBの解析(解説)
エレクトロニクス実装学会誌 （2006年）
[責任著者・共著者の別] 共著者
[著者] [責任著者]荒木健次 [共著者]渡邉貴之,浅井秀樹
[74]. An Enhanced Time-Domain Cirucit Simulation Technique Based on LIM
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT E89-A/5 1505-1506 （2006年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]H.Kubota [共著者]Y.Tanji,T.Watanabe,H.Asai
[75]. 不動点ホモトピー法に基づく階層型ニューラルネットワークの学習アルゴリズム
電子情報通信学会 J89-A/1 61-66 （2006年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]富田親弘 [共著者]二宮洋,浅井秀樹
[76]. 回路・実装設計技術のロードマップ(概要)(総説)
エレクトロニクス実装学会誌 （2006年）
[責任著者・共著者の別] 共著者
[77]. Three-Dimensional Module Packing Using 3DBSG Structure
Journal of Signal Processing 9/6 439-445 （2005年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]H.Ninomiya [共著者]H.Yamagishi,H.Asai
[78]. 巻頭言 実装系設計自動化技術の展開
エレクトロニクス実装学会 Vol.8/No.6 （2005年）
[責任著者・共著者の別] 責任著者
[著者] 浅井秀樹
[79]. BLESS:FDTD法に基づく大規模電磁界解析とその応用
計算工学 vol.10/no.3 1179-1182 （2005年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]浅井秀樹 [共著者]久保田英正,渡邉貴之,荒木健次
[80]. New Criteria of Selective Orthogonal Matrix Least-Squares method for Macromodeling Multiport Networks Characterized by Sampled Data
電子情報通信学会論文誌 E88-A/2 524-532 （2005年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Y.Tanji [共著者]M.Suzuki,T.Watanabe,H.Asai
[81]. 階層型ニューラルネットワークの汎化能力向上を目的とした逐次最小二乗ローカル学習法
信号処理学会論文誌 9/1 79-85 （2005年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]吉田昌弘 [共著者]二宮洋,浅井秀樹
[82]. 電源雑音を手なずけるツールを開発 プリント配線板を4時間で解析
日経エレクトロニクス /892 （2005年）
[責任著者・共著者の別] 共著者
[著者] [責任著者]荒木健次 [共著者]村山敏夫,鈴木誠,渡邉貴之,浅井秀樹
[83]. 高速デジタル時代のパワー/シグナル・インテグリティ検証技術 ～システムLSI並びに周辺ボード回路における最新技術と将来展望～(解説)
M & E / 156-160 （2004年）
[責任著者・共著者の別] 責任著者
[84]. モデルオーダリダクション(解説)
電子情報通信学会誌 87/9 784-790 （2004年）
[責任著者・共著者の別] 共著者
[著者] [責任著者]丹治裕一 [共著者]渡邉貴之,浅井秀樹
[85]. An Efficient Simulation Method of Linear/Nonlinear Mixed Circuits Based on Hybrid Model Order Reduction Technique
電子情報通信学会誌 E87-A/9 2274-2279 （2004年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]峯敬 [共著者]久保田英正,加茂篤司,渡邉貴之,浅井秀樹
[86]. Macromodel Generation for Hybrid Systems Consisting of Electromagnetic Systems and Lumped RLC Circuits Based on Model Order Reduction
IEICE Trans. Fundamentals E87-A/2 pp.398-405 （2004年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Watanabe [共著者]H.Asai
[87]. Face Image Recognition by 2-Dimensional Discrete Walsh Transform and Neural Network
電子情報通信学会 E86-A/10 2623-2627 （2003年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]M.Yoshida [共著者]T.Kamio,H.Asai
[88]. 電磁界,配線解析技術(総説)
2003年度日本実装ロードマップ （2003年）
[責任著者・共著者の別] 責任著者
[89]. A Framework for Macromodeling and Mixed-Mode Simulation of Circuits/Interconnects and Electromagnetic Radiations
電子情報通信学会 E86-A/2 252-261 （2003年）
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Watanabe [共著者]H.Asai
[90]. A Low Voltage Floating Resistor Circuit Having Both Positive and Negative Resistance Values
電子情報通信学会論文誌 E86-A/2 335-341 （2003年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]S.Tantry [共著者]Y.Hiraku,T.Oura,T.Yoneyama,H.Asai
[91]. IPの再利用 アナログHDLに期待
電子ジャーナル （2002年）
[責任著者・共著者の別] 責任著者
[92]. MOSFETの線形・飽和領域を相補的に利用した四象限乗算器の設計とシミュレーション
電子情報通信学会論文誌 E85-A/6 1242-1248 （2002年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T. Suzuki [共著者]T. Oura,T. Yoneyama,H. Asai
[93]. モデル・オーダ・リダクション技術を付随した多ポート配線網のための効率的なシミュレータ
電子情報通信学会論文誌 E85-A/6 1214-1219 （2002年）
[責任著者・共著者の別] 共著者
[著者] [責任著者]H.Kubota [共著者]A.Kamo,T.Watanabe,H.Asai
[94]. 正負両方の抵抗値を有するCMOSフォローティング抵抗回路
電子情報通信学会論文誌 E85-A/2 399-402 （2002年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Takao Oura [共著者]Teru Yoneyama,S.Tantry,H. Asai
[95]. 時間/周波数変換領域における高速配線網のモデリングとシミュレーションに対するVerilog-Aの新しい応用
電子情報通信学会誌 E85-A/2 395-398 （2002年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Kenichi Suzuki [共著者]Mitsuhiro Takeda,Atsushi Kamo,Hideki Asai
[96]. プリント回路板上のデカップリングコンデンサの最適配置のための新しい方法論
電子情報通信学会誌 E84-A/12 3177-3181 （2001年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Atushi KAMO [共著者]Takayuki WATANABE,Hideki ASAI
[97]. MIMO型選択的直交化最小二乗法による時間領域配線モデルの合成方法
米国電気電子工学会 49/10 1708-1714 （2001年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Masaya Suzuki [共著者]Hirofumi Miyashita,Atsushi Kamo,Takayuki Watanabe,Hideki Asai
[98]. 電磁界解析とモデルリダクションに基づく回路シミュレーション技術の動向(解説)
（2001年）
[責任著者・共著者の別] 責任著者
[99]. A Neuro-Based Optimization Algorithm for Tiling Problems with Rotation
Neural processing Letters 13/3 267-275 （2001年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]Shinsuke Manabe [共著者]Hideki Asai
[100]. 線形計画法によるリミットサイクル発生器のためのニューラルネットワークの設計法
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT E84-A/2 688-692 （2001年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Yoneyama [共著者]H.Ninomiya,H.Asai
[101]. FDTD法を用いたインターコネクトの時間領域での合成と解析の高速化技法
IEICE Trans. Fundamentals E84-A/1 367-371 （2001年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Watanabe [共著者]H.Asai
[102]. Synthesis of Time-Domain Models for Interconnects Having 3-D Structure Based on FDTD Method(共著)
IEEE TRANSACTIONS ON MICROWAVE THEORY AND TECHNIQUES 47/4 302-305 （2000年）
[責任著者・共著者の別] 共著者
[著者] [責任著者]M.Suzuki [共著者]H.Miyashita,A.Kamo,T.Watanabe,H.Asai
[103]. Trend in Researches of Analog Hardware Description Language
The Journal of the Institute of Electronics. Information and Communication Engineers 83/3 196-203 （2000年）
[責任著者・共著者の別]
[104]. アナログハードウェア記述言語(AHDL)の研究動向(共著)
電子情報通信学会誌 83/3 196-203 （2000年）
[責任著者・共著者の別]
[105]. A Fast Neural Network Simulator for State Transition Analysis(共著)
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT E82-A/9 1796-1801 （1999年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]A.Kamo [共著者]H.Ninomiya,T.Yoneyama,H.Asai
[106]. Transient Analysis for Transmission Line Networks Using Expanded GMC(共著)
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT E82-A/9 1789-1795 （1999年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]A.Kamo [共著者]T.Watanabe,H.Asai
[107]. Sparsely Interconnected Neural Networks for Associative Memories Applying Discrete Walsh Transform (共著)
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT E82-A/3 495-499 （1999年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Kamio [共著者]H.Asai
[108]. A Fast Algorithm for Spatiotemporal Pattern Analysis of Neural Networks with Multivalued Logic(共著)
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT E81-A/9 1847-1852 （1998年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]H.Nimomiya [共著者]A.Kamo,T.Yoneyama,H.Asai
[109]. Relaxation-Based Transient Analysis of Lossy Coupled Transmission Lines Circuits Using Delay Evaluation Technique「共著」
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT E81-A/6 1055-1062 （1998年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Watanabe [共著者]A.Kamo,H.Asai
[110]. A Neuro-Based Optimization Algorithm for Rectangular Puzzles「共著」
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT E81-A/6 1113-1118 （1998年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]H.Yamamoto [共著者]H.Ninomiya,H.Asai
[111]. アナログニューラルネットワークによる接触検出関数を用いたタイリング問題の解法「共著」
電子情報通信学会論文誌 J80-A/11 1951-1959 （1997年）
[責任著者・共著者の別] 共著者
[著者] [責任著者]二宮洋 [共著者]中山武司,浅井秀樹
[112]. A Neuro-Based Optimization Algorithm for Three Dimensional Cylindric Puzzles(共著)
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT E80-A/6 1049-1054 （1997年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]H.Yamamoto [共著者]T.Nakayama,H.Ninomiya,H.Asai
[113]. Analog Neuro-Based Approach to Tiling Problem Using Fitting Function of Polyominoes
The Transactions of the Institute of Electronics, Information and Communication Engineers A J80-A/11 1951-1959 （1997年）
[責任著者・共著者の別]
[114]. Acceleration Techniques for Waveform Relaxation Approaches to Coupled Lossy Transmission Lines Circuit Analysis Using GMC and GLDW Techniques「共著」
IEICE TRANSACTIONS ON FUNDAMENTALS OF ELECTRONICS COMMUNICATIONS AND COMPUT E79-A/10 1538-1545 （1996年） [査読] 有
[責任著者・共著者の別] 共著者
[著者] [責任著者]T.Watanabe [共著者]H.Asai
[115]. 部分行列評価に基づく全解探索のための効率化手法
電子情報通信学会論文誌 J78-A/10 1326-1334 （1995年）
[責任著者・共著者の別]
[116]. An Efficient Approach for Finding All Solutions Based on Sub-Matrix Estimation
J78-A/10 1326-1334 （1995年）
[責任著者・共著者の別]
[117]. Mixed Mode Simulation Using Dynamic Network Separation and Selective Trance
IEICE Trans. on Fundamentals E77-A/3 454-460 （1994年）
[責任著者・共著者の別]
[118]. Relaxation-Based Algorithms for Bipolar Circuit Analysis
IEICE Trans. on Fundamentals E77-A/6 1023-1027 （1994年）
[責任著者・共著者の別]
[119]. Design and Simulation of Neural Network Digital Sequential Circuits「共著」
IEICE Trans. on Fundamentals E77-A/6 968-976 （1994年）
[責任著者・共著者の別]
[120]. Effecient Simulation of Lossy Coupled Transmission Lines by the Application of Window Partitioning Technique to the Waveform Relaxation Approach「共著」
IEICE Trans. on Fundamentals E77-A/11 1742-1752 （1994年）
[責任著者・共著者の別]
[121]. Acceleration Techniques for Waveform Relaxation Analysis of Lossy Transmission Lines Using Generalized Method of Characteristics「共著」
Proc. European Conf. on Circuit Theory and Design I 447-452 （1993年）
[責任著者・共著者の別]
[122]. 動的分割を用いた混合モード回路シミュレーション
電子情報通信学会論文誌 E76-A/3 292-298 （1993年）
[責任著者・共著者の別]
[123]. Relaxation-Based Circuit Simulation Techniques in the Frequency Domain「共著」
IEICE Trans. Fundamentals E76-A/4 626-630 （1993年）
[責任著者・共著者の別]
[124]. 特性一般化手法を用いた損失伝送線路の波形緩和解析のための加速化技法
回路理論と設計に関する欧州会議論文集 I 447-452 （1993年）
[責任著者・共著者の別]
[125]. A Waveform Relaxation Method Applicable to the Simulation of ECL Circuits with Gate Level Partitioning「共著」
IEICE Trans. Fundamentals E76-A/4 657-660 （1993年）
[責任著者・共著者の別]
[126]. Relaxation Harmonic Newton Method and Frequency Domain Latency
Proc. 5th Int. Symp. on IC Technology, System & Applications 338-342 （1993年）
[責任著者・共著者の別]
[127]. バイポーラ論理ゲートで駆動されるRLCG伝送線路の波形緩和解析のための加速化技法
電子情報通信学会論文誌 E76-A/9 1527-1534 （1993年）
[責任著者・共著者の別]
[128]. 緩和調波ニュートン法と周波数域潜在性
第5回IC技術,システムとその応用に関する国際会議論文集 338-342 （1993年）
[責任著者・共著者の別]
[129]. ゲートレベル分割を用いたECL回路のシミュレーションに適用可能な波形緩和法
電子情報通信学会論文誌 E76-A/4 657-660 （1993年）
[責任著者・共著者の別]
[130]. Mixed Mode Circuit Simulation Using Dynamic Partitioning 「共著」
IEICE Trans. Fundamentals E76-A/3 292-298 （1993年）
[責任著者・共著者の別]
[131]. Acceleration Techniques for Waveform Relaxation Analysis of RLCG Transmission Lines Driven by Bipolar Logic Gates「共著」
IEICE Trans. Fundamentals E76-A/9 1527-1534 （1993年）
[責任著者・共著者の別]
[132]. 周波数域における緩和回路シミュレーション技術
電子情報通信学会論文誌 E76-A/4 626-630 （1993年）
[責任著者・共著者の別]
[133]. Numerical Stability and Multirate Effect in Waveform Relaxation Algorithm with Under Relaxation Technique
IEICE Trans. on Fundamentals E75-A/6 （1992年）
[責任著者・共著者の別]
[134]. Hierarchical Decomposition and Latency for Circuit Simulation by Direct Method
IEICE Trans. on Fundamentals E75-A/3 （1992年）
[責任著者・共著者の別]
[135]. Operation State Analysis Using Piecewise-Linear Diode Model with a Switch and Its Estimation
J74A/8 （1991年）
[責任著者・共著者の別]
[136]. スイッチを含む区分線形ダイオードモデルを用いたバイポーラ回路網の動作状態解析とその評価
電子情報通信学会論文誌A J74A/8 （1991年）
[責任著者・共著者の別]
[137]. Relaxation-Based Spectrum Analysis for Nonlinear Circuits
J73A/12 （1990年）
[責任著者・共著者の別]
[138]. 緩和法に基づく非線形回路の調波解析
電子情報通信学会論文誌A J73A/12 （1990年）
[責任著者・共著者の別]
[139]. Large Scale Circuit Simulation System with Dedicated Parallel Processor SMASH
Trans. of the IEICE E73/12 （1990年）
[責任著者・共著者の別]
[140]. Hierarchical Decomposition for Circuit Simulation by Direct Method
Trans. of the IEICE E73/12 （1990年）
[責任著者・共著者の別]
[141]. Special Parallel Machine for LU Decomposition of a Large Scale Circuit Matrix and Its Performance
Trans. of the IEICE E72/12 （1989年）
[責任著者・共著者の別]
[142]. Equivalent Property between Network Analysis Using Virtual Capacitors and Steepest Descent Method
J71-A/5 （1988年）
[責任著者・共著者の別]
[143]. 仮想キャパシタを用いた回路解析法と最急降下法の等価性
電子情報通信学会論文誌A J71-A/5 （1988年）
[責任著者・共著者の別]
[144]. 緩和法に基づく非線形抵抗回路網の分割解法
電子情報通信学会論文誌A J70-A/4 （1987年）
[責任著者・共著者の別]
[145]. Nonlinear Resistive Network Analysis Based on Relaxation Method with Network Tearing
J70-A/4 （1987年）
[責任著者・共著者の別]
[146]. Special Parallel Processor for LU Decomposition of a Large Scale Sparse Matrix
J69-D/7 （1986年）
[責任著者・共著者の別]
[147]. 大規模スパース行列のLU分解専用並列計算機
電子情報通信学会論文誌D J69-D/7 （1986年）
[責任著者・共著者の別]
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